理工学部

情報工学科

コンピュータのように多くの素子から構成されるシステムでは，故障が発生したときにそれがシステムの致命的障害に結びつかないようにするフォールトトレランス技術が重要である。そのための符号化方式や時間的冗長方式について研究している。また，構成ユニットが互いにテストし合いながら信頼性を維持するためのシステムレベル故障診断技術や，実際の大規模システムにおけるフォールトトレランス技術の調査も行っている。

大規模・高速化が進んでいる集積回路のテストは重要な課題となっており，テスト容易化の一つの方法として組込み自己検査（BIST=Built-InSelf-Testing）がすでに適用されている。CMOS回路のstuck-open故障や一般の回路の遅延故障を検出するためには，BISTに用いられるテストパタン生成器は簡単な構成でなおかつ並列ランダム性の良いものが求められる。このような要望に対して，局所全数テスト法やテストパタン生成器の並列ランダム性の評価法，セルラオートマタ形の構成法，各種のテストパタン生成器の故障検出率の比較，線形順序回路にインバータを挿入することによる遷移構造の修飾法などを示している。また，各種のテスト技術の使い分け法についても研究している。

汎用プロセッサーに代表されるようなデータ処理システムの命令セットレベル，レジスタ転送レベル，および論理設計レベルの設計法や設計検証法について研究を行っている。